台積電的 CoWoS（Chip-on-Wafer-on-Substrate）封裝技術旨在解決 AI 晶片對高效能運算的需求，透過 2.5D/3D 封裝提升效率。其中，CoWoS-S、CoWoS-R 和 CoWoS-L 的主要差異在於中介層使用的材料和可封裝的 HBM 數量。
CoWoS-S 採用單片矽中介層和矽通孔（TSVs），以實現晶片與基板之間的高速電信號傳輸。儘管 CoWoS-S 是目前市場上的主流技術，廣泛應用於 AI 伺服器和高效能運算產品（如輝達的 H100 和 AMD 的 MI300），但其生產成本相對較高，且單片矽中介層存在良率問題。CoWoS-S 的基本結構為一個 HBM 加上一個 SoC。
CoWoS-R 利用 InFO（Integrated Fan-Out）技術，以有機中介層替代 CoWoS-S 的矽中介層。有機中介層具有精細間距的 RDL（Redistribution Layer），為 HBM（高帶寬記憶體）與 SoC 晶片或晶片與基板之間提供高速連接。CoWoS-R 的優勢在於透過 InFO 技術和有機中介層，取代了矽穿孔，進一步降低了整體封裝成本，使其特別適用於網通類產品。
CoWoS-L 是台積電最新的技術，其特點是在矽中介層中加入主動元件 LSI（Large Scale Integration），從而提升晶片設計和封裝的彈性。CoWoS-L 可以堆疊多達 12 顆 HBM3，並且成本比 CoWoS-S 更低。預計 CoWoS-L 將在 2024 年推出，有望成為未來 CoWoS 技術的主流，並應用於新一代 AI 晶片。
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